/*
 * SPDX-License-Identifier: BSD-3-Clause
 * Copyright(c) 2024 Napatech A/S
 */

/*
 * nthw_fpga_reg_defs_gpio_phy.h
 *
 * Auto-generated file - do *NOT* edit
 *
 */

#ifndef _NTHW_FPGA_REG_DEFS_GPIO_PHY_
#define _NTHW_FPGA_REG_DEFS_GPIO_PHY_

/* GPIO_PHY */
#define NTHW_MOD_GPIO_PHY (0xbbe81659UL)
#define GPIO_PHY_CFG (0x39548432UL)
#define GPIO_PHY_CFG_E_PORT0_RXLOS (0x2dfe5bUL)
#define GPIO_PHY_CFG_E_PORT1_RXLOS (0xa65af5efUL)
#define GPIO_PHY_CFG_PORT0_INT_B (0xa882887cUL)
#define GPIO_PHY_CFG_PORT0_LPMODE (0x65df41beUL)
#define GPIO_PHY_CFG_PORT0_MODPRS_B (0x6aef8e94UL)
#define GPIO_PHY_CFG_PORT0_PLL_INTR (0xbf1f8c5dUL)
#define GPIO_PHY_CFG_PORT0_RESET_B (0x1ef06a6cUL)
#define GPIO_PHY_CFG_PORT1_INT_B (0xef583c8UL)
#define GPIO_PHY_CFG_PORT1_LPMODE (0xa9754120UL)
#define GPIO_PHY_CFG_PORT1_MODPRS_B (0x852de5aaUL)
#define GPIO_PHY_CFG_PORT1_PLL_INTR (0x50dde763UL)
#define GPIO_PHY_CFG_PORT1_RESET_B (0x98b7e2fUL)
#define GPIO_PHY_GPIO (0xf5c5d393UL)
#define GPIO_PHY_GPIO_E_PORT0_RXLOS (0xfb05c9faUL)
#define GPIO_PHY_GPIO_E_PORT1_RXLOS (0x5d72c24eUL)
#define GPIO_PHY_GPIO_PORT0_INT_B (0x6aceab27UL)
#define GPIO_PHY_GPIO_PORT0_LPMODE (0x99a485e1UL)
#define GPIO_PHY_GPIO_PORT0_MODPRS_B (0xcbc535ddUL)
#define GPIO_PHY_GPIO_PORT0_PLL_INTR (0x1e353714UL)
#define GPIO_PHY_GPIO_PORT0_RESET_B (0xe5d85dcdUL)
#define GPIO_PHY_GPIO_PORT1_INT_B (0xccb9a093UL)
#define GPIO_PHY_GPIO_PORT1_LPMODE (0x550e857fUL)
#define GPIO_PHY_GPIO_PORT1_MODPRS_B (0x24075ee3UL)
#define GPIO_PHY_GPIO_PORT1_PLL_INTR (0xf1f75c2aUL)
#define GPIO_PHY_GPIO_PORT1_RESET_B (0xf2a3498eUL)

#endif	/* _NTHW_FPGA_REG_DEFS_GPIO_PHY_ */
