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#ifndef __tu102_dev_mmu_h__
#define __tu102_dev_mmu_h__
/* This file is autogenerated.  Do not edit */
#define NV_MMU_PDE                                                      /* ----G */
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#define NV_MMU_PTE_KIND_ZF32_X24S8                                                      0x04 /* R---V */
#define NV_MMU_PTE_KIND_Z24S8                                                           0x05 /* R---V */
#define NV_MMU_PTE_KIND_GENERIC_MEMORY_COMPRESSIBLE                                     0x08 /* R---V */
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#define NV_MMU_PTE_KIND_ZF32_X24S8_COMPRESSIBLE_DISABLE_PLC                             0x0D /* R---V */
#define NV_MMU_PTE_KIND_Z24S8_COMPRESSIBLE_DISABLE_PLC                                  0x0E /* R---V */
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#define NV_MMU_NEW_PDE_NO_ATS_TRUE                                       0x1 /* RW--V */
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#define NV_MMU_NEW_PDE_ADDRESS_SHIFT                             0x0000000c /*       */
#define NV_MMU_NEW_PDE__SIZE                                              8
#define NV_MMU_NEW_DUAL_PDE                                                      /* ----G */
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#define NV_MMU_NEW_DUAL_PDE_IS_PDE                                           0:0 /* RWXVF */
#define NV_MMU_NEW_DUAL_PDE_IS_PDE_TRUE                                      0x0 /* RW--V */
#define NV_MMU_NEW_DUAL_PDE_IS_PDE_FALSE                                     0x1 /* RW--V */
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#define NV_MMU_NEW_DUAL_PDE_VALID_FALSE                                      0x0 /* RW--V */
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#define NV_MMU_NEW_DUAL_PDE_VOL_BIG_TRUE                              0x00000001 /* RW--V */
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#define NV_MMU_NEW_DUAL_PDE_NO_ATS                                       5:5 /* RWXVF */
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#define NV_MMU_NEW_DUAL_PDE_APERTURE_SMALL                                 66:65 /* RWXVF */
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#define NV_MMU_NEW_DUAL_PDE__SIZE                                             16
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#define NV_MMU_NEW_PTE_APERTURE                                         2:1 /* RWXVF */
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#define NV_MMU_NEW_PTE_PRIVILEGE                                        5:5 /* RWXVF */
#define NV_MMU_NEW_PTE_PRIVILEGE_TRUE                                   0x1 /* RW--V */
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#define NV_MMU_NEW_PTE_READ_ONLY_TRUE                                   0x1 /* RW--V */
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#define NV_MMU_NEW_PTE_ATOMIC_DISABLE                                   7:7 /* RWXVF */
#define NV_MMU_NEW_PTE_ATOMIC_DISABLE_TRUE                              0x1 /* RW--V */
#define NV_MMU_NEW_PTE_ATOMIC_DISABLE_FALSE                             0x0 /* RW--V */
#define NV_MMU_NEW_PTE_ADDRESS_SYS                                     53:8 /* RWXVF */
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#define NV_MMU_NEW_PTE_ADDRESS_SHIFT                             0x0000000c /*       */
#define NV_MMU_NEW_PTE__SIZE                                              8
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#define NV_MMU_VER2_PDE_IS_PTE                                           0:0 /* RWXVF */
#define NV_MMU_VER2_PDE_IS_PTE_TRUE                                      0x1 /* RW--V */
#define NV_MMU_VER2_PDE_IS_PTE_FALSE                                     0x0 /* RW--V */
#define NV_MMU_VER2_PDE_IS_PDE                                           0:0 /* RWXVF */
#define NV_MMU_VER2_PDE_IS_PDE_TRUE                                      0x0 /* RW--V */
#define NV_MMU_VER2_PDE_IS_PDE_FALSE                                     0x1 /* RW--V */
#define NV_MMU_VER2_PDE_VALID                                            0:0 /* RWXVF */
#define NV_MMU_VER2_PDE_VALID_TRUE                                       0x1 /* RW--V */
#define NV_MMU_VER2_PDE_VALID_FALSE                                      0x0 /* RW--V */
#define NV_MMU_VER2_PDE_APERTURE                                         2:1 /* RWXVF */
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#define NV_MMU_VER2_PDE_VOL_TRUE                                  0x00000001 /* RW--V */
#define NV_MMU_VER2_PDE_VOL_FALSE                                 0x00000000 /* RW--V */
#define NV_MMU_VER2_PDE_NO_ATS                                           5:5 /* RWXVF */
#define NV_MMU_VER2_PDE_NO_ATS_TRUE                                      0x1 /* RW--V */
#define NV_MMU_VER2_PDE_NO_ATS_FALSE                                     0x0 /* RW--V */
#define NV_MMU_VER2_PDE_ADDRESS_SYS                                     53:8 /* RWXVF */
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#define NV_MMU_VER2_PDE_ADDRESS_VID_PEER       35:(36-3) /* RWXVF */
#define NV_MMU_VER2_PDE_ADDRESS_VID_PEER_0                        0x00000000 /* RW--V */
#define NV_MMU_VER2_PDE_ADDRESS_SHIFT                             0x0000000c /*       */
#define NV_MMU_VER2_PDE__SIZE                                              8
#define NV_MMU_VER2_DUAL_PDE                                                      /* ----G */
#define NV_MMU_VER2_DUAL_PDE_IS_PTE                                           0:0 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_IS_PTE_TRUE                                      0x1 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_IS_PTE_FALSE                                     0x0 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_IS_PDE                                           0:0 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_IS_PDE_TRUE                                      0x0 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_IS_PDE_FALSE                                     0x1 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_VALID                                            0:0 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_VALID_TRUE                                       0x1 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_VALID_FALSE                                      0x0 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_APERTURE_BIG                                     2:1 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_APERTURE_BIG_INVALID                      0x00000000 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_APERTURE_BIG_VIDEO_MEMORY                 0x00000001 /* RW--V */
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#define NV_MMU_VER2_DUAL_PDE_APERTURE_BIG_SYSTEM_NON_COHERENT_MEMORY   0x00000003 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_VOL_BIG                                          3:3 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_VOL_BIG_TRUE                              0x00000001 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_VOL_BIG_FALSE                             0x00000000 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_NO_ATS                                      5:5 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_NO_ATS_TRUE                                 0x1 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_NO_ATS_FALSE                                0x0 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_BIG_SYS                                 53:(8-4) /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_BIG_VID         (35-3):(8-4) /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_BIG_VID_PEER   35:(36-3) /* RWXVF */
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#define NV_MMU_VER2_DUAL_PDE_APERTURE_SMALL                                 66:65 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_APERTURE_SMALL_INVALID                    0x00000000 /* RW--V */
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#define NV_MMU_VER2_DUAL_PDE_APERTURE_SMALL_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_VOL_SMALL                                      67:67 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_VOL_SMALL_TRUE                            0x00000001 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_VOL_SMALL_FALSE                           0x00000000 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SMALL_SYS                             117:72 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SMALL_VID      (99-3):72 /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SMALL_VID_PEER 99:(100-3) /* RWXVF */
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SMALL_VID_PEER_0                  0x00000000 /* RW--V */
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SHIFT                             0x0000000c /*       */
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_BIG_SHIFT 8 /*       */
#define NV_MMU_VER2_DUAL_PDE__SIZE                                             16
#define NV_MMU_VER2_PTE                                                      /* ----G */
#define NV_MMU_VER2_PTE_VALID                                            0:0 /* RWXVF */
#define NV_MMU_VER2_PTE_VALID_TRUE                                       0x1 /* RW--V */
#define NV_MMU_VER2_PTE_VALID_FALSE                                      0x0 /* RW--V */
#define NV_MMU_VER2_PTE_APERTURE                                         2:1 /* RWXVF */
#define NV_MMU_VER2_PTE_APERTURE_VIDEO_MEMORY                     0x00000000 /* RW--V */
#define NV_MMU_VER2_PTE_APERTURE_PEER_MEMORY                      0x00000001 /* RW--V */
#define NV_MMU_VER2_PTE_APERTURE_SYSTEM_COHERENT_MEMORY           0x00000002 /* RW--V */
#define NV_MMU_VER2_PTE_APERTURE_SYSTEM_NON_COHERENT_MEMORY       0x00000003 /* RW--V */
#define NV_MMU_VER2_PTE_VOL                                              3:3 /* RWXVF */
#define NV_MMU_VER2_PTE_VOL_TRUE                                  0x00000001 /* RW--V */
#define NV_MMU_VER2_PTE_VOL_FALSE                                 0x00000000 /* RW--V */
#define NV_MMU_VER2_PTE_ENCRYPTED                                        4:4 /* RWXVF */
#define NV_MMU_VER2_PTE_ENCRYPTED_TRUE                            0x00000001 /* R---V */
#define NV_MMU_VER2_PTE_ENCRYPTED_FALSE                           0x00000000 /* R---V */
#define NV_MMU_VER2_PTE_PRIVILEGE                                        5:5 /* RWXVF */
#define NV_MMU_VER2_PTE_PRIVILEGE_TRUE                                   0x1 /* RW--V */
#define NV_MMU_VER2_PTE_PRIVILEGE_FALSE                                  0x0 /* RW--V */
#define NV_MMU_VER2_PTE_READ_ONLY                                        6:6 /* RWXVF */
#define NV_MMU_VER2_PTE_READ_ONLY_TRUE                                   0x1 /* RW--V */
#define NV_MMU_VER2_PTE_READ_ONLY_FALSE                                  0x0 /* RW--V */
#define NV_MMU_VER2_PTE_ATOMIC_DISABLE                                   7:7 /* RWXVF */
#define NV_MMU_VER2_PTE_ATOMIC_DISABLE_TRUE                              0x1 /* RW--V */
#define NV_MMU_VER2_PTE_ATOMIC_DISABLE_FALSE                             0x0 /* RW--V */
#define NV_MMU_VER2_PTE_ADDRESS_SYS                                     53:8 /* RWXVF */
#define NV_MMU_VER2_PTE_ADDRESS_VID             (35-3):8 /* RWXVF */
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER       35:(36-3) /* RWXVF */
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_0                        0x00000000 /* RW--V */
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_1                        0x00000001 /* RW--V */
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_2                        0x00000002 /* RW--V */
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_3                        0x00000003 /* RW--V */
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_4                        0x00000004 /* RW--V */
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_5                        0x00000005 /* RW--V */
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#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_7                        0x00000007 /* RW--V */
#define NV_MMU_VER2_PTE_COMPTAGLINE   (20+35):36 /* RWXVF */
#define NV_MMU_VER2_PTE_KIND                                           63:56 /* RWXVF */
#define NV_MMU_VER2_PTE_ADDRESS_SHIFT                             0x0000000c /*       */
#define NV_MMU_VER2_PTE__SIZE                                              8
#define NV_MMU_CLIENT                                             /* ----G */
#define NV_MMU_CLIENT_KIND                                    2:0 /* RWXVF */
#define NV_MMU_CLIENT_KIND_Z16                                0x1 /* R---V */
#define NV_MMU_CLIENT_KIND_S8                                 0x2 /* R---V */
#define NV_MMU_CLIENT_KIND_S8Z24                              0x3 /* R---V */
#define NV_MMU_CLIENT_KIND_ZF32_X24S8                         0x4 /* R---V */
#define NV_MMU_CLIENT_KIND_Z24S8                              0x5 /* R---V */
#define NV_MMU_CLIENT_KIND_GENERIC_MEMORY                     0x6 /* R---V */
#define NV_MMU_CLIENT_KIND_INVALID                            0x7 /* R---V */
#endif // __tu102_dev_mmu_h__
